關於快取記憶體（Cache）架構設計的敘述，下列何者錯誤？
A增加快取記憶體的整體容量可減少容量錯失（Capacity Miss）正確答案
B增加快取記憶體的關聯度（Associativity）可減少衝突錯失（Conflict Miss）
C增加快取記憶體的區塊容量（Block Size）可減少錯失懲罰（Miss Penalty）
D使用多層快取記憶體可減少整體錯失率（Miss Rate）
答案與詳解
為什麼答案是 A
✅ 本題標準答案(錯誤敘述)。考選部認定此敘述有瑕疵的可能理由:(1) 增加容量會提高命中時間(Hit Time)與成本,並非無代價;(2) 若工作集規模仍大於擴大後的容量,容量錯失依然存在;(3) 增加容量也可能影響到衝突錯失而非單純對應容量錯失。⚠️ 學理上此敘述在 Hennessy & Patterson 教科書中常被視為正確,本題為考選部公告正解,作答時以官方答案為準。
考點：容量錯失考點：衝突錯失考點：區塊大小 vs Penalty考點：多層快取
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