下圖是一個除頻電路，輸入一頻率較高的時脈（Clock）訊號 ICLK，以轉換成頻率較低的時脈訊號 OCLK 做為輸出。當輸入時脈 ICLK 的頻率為 100 MHz 時，輸出 OCLK 的頻率為何？

預設載入值D3D2D1D0=0110(十進位6)，計數器從6計數到15共10個ICLK週期後觸發重載，AND+OR邏輯閘偵測Q3=1且Q0=1(即計數值15)時產生脈衝並重載；再經D型正反器除以2，總除頻比=10×2=20，100MHz÷20=5MHz。