下列計算機語言中，何者可用於合成（Synthesize）數位電路？
AC++
BJava
CVerilog正確答案
DPython
答案與詳解
為什麼答案是 C
Verilog 是硬體描述語言（HDL），可描述數位電路行為與結構，透過合成工具（Synthesis Tool）轉成邏輯閘與 FPGA/ASIC 實體電路。
考點：高階軟體語言考點：跨平台軟體語言考點：硬體描述語言考點：直譯式軟體語言
載入中…
Verilog 是硬體描述語言（HDL），可描述數位電路行為與結構，透過合成工具（Synthesis Tool）轉成邏輯閘與 FPGA/ASIC 實體電路。
