有一循序電路如下圖。依據晶圓代工廠所提供的元件庫（cell library），各元件的訊號延遲時間如下：AND gate 的延遲時間為 2 ns，XOR gate 的延遲時間為 4 ns，D flip flop 的 setup time 為 3 ns，clock-to-output time 為 1 ns。該電路能正確運作的最短時脈週期（clock period time）為何？