有一循序電路如下圖。依據晶圓代工廠所提供的元件庫（cell library），各元件的訊號延遲時間如下：AND gate 的延遲時間為 2 ns，XOR gate 的延遲時間為 4 ns，D flip flop 的 setup time 為 3 ns，clock-to-output time 為 1 ns。該電路能正確運作的最短時脈週期（clock period time）為何？

A6 ns

B8 ns

C10 ns正確答案

D12 ns

答案與詳解

正確答案

循序電路最短時脈週期取決於最長組合邏輯路徑（Critical Path），公式為 Tcq + Tlogic + Tsetup。本題最長路徑為 DFF→AND→XOR→DFF，總延遲 10 ns。

正確。最長路徑（Critical Path）為 DFF→AND→XOR→DFF，延遲為 Tcq(1) + T_AND(2) + T_XOR(4) + T_setup(3) = 10 ns，決定最短時脈週期。

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