如右圖之MOSFET電路架構，𝑉𝐴 、𝑉𝐵 為輸入，𝑉𝑜𝑢𝑡 為輸出，若希望輸出得到高電位(𝑉𝐷𝐷 )，試問𝑉𝐴 、𝑉𝐵 輸入應為何？

VA=0、VB=0時，Q1與Q2（PMOS）均導通，Q3與Q4（NMOS）均截止，Vout經PMOS路徑上拉至VDD，為高電位。此為NOR邏輯：輸入全0→輸出為1。