CMOS 反相器(場效電晶體)的輸入端 vI 接地時,其輸出端 vo 是處於下列何種狀態?
A拉上（pull-up）至 VDD正確答案
B拉下（pull-down）至地
CQP 與 QN 皆關閉，輸出浮接
D輸出浮接
答案與詳解
逐選項解析
A拉上（pull-up）至 VDDPMOS導通條件✓ 正確
vI接地即VG=0。QP為PMOS：VGS=0-VDD為負值，|VGS|>|Vtp|，QP導通，將vo拉至VDD。QN為NMOS：VGS=0，低於閾值電壓Vtn，QN截止。因此vo=VDD，輸出被拉上(pull-up)至電源電壓。
B拉下（pull-down）至地NMOS截止條件✕ 易錯陷阱
拉下至地需要QN(NMOS)導通。但vI=0時，QN的VGS=0，未超過NMOS閾值電壓Vtn(通常約0.5~1V)，QN完全截止，不會將輸出拉至地。此選項是常見誤選。
CQP 與 QN 皆關閉，輸出浮接✕ 錯誤
D輸出浮接✕ 錯誤
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