在邏輯電路中，輸出高至低的傳輸延遲（propagation delay）時間的定義為何？
A由高準位電壓下降至 50%的高準位電壓所需的時間
B由高準位電壓下降至 70%的高準位電壓所需的時間
C由 90%的高準位電壓下降至 10%的高準位電壓所需的時間正確答案
D由 80%的高準位電壓下降至 20%的高準位電壓所需的時間
答案與詳解
為什麼答案是 C
公告答案為 C。90% 降至 10% 實際上是「下降時間 (fall time, tf)」的定義，非嚴格意義的傳輸延遲，但本題將其視為輸出高至低轉換的時間。
考點：傳輸延遲標準定義考點：干擾選項考點：下降時間 tf考點：非標準定義
載入中…
