鐵路人員考試高員三級-電子工程電子學大意104 年第 5 題單選題
在邏輯電路中，輸出高至低的傳輸延遲（propagation delay）時間的定義為何？
A由高準位電壓下降至 50%的高準位電壓所需的時間
B由高準位電壓下降至 70%的高準位電壓所需的時間
C由 90%的高準位電壓下降至 10%的高準位電壓所需的時間正確答案
D由 80%的高準位電壓下降至 20%的高準位電壓所需的時間
C正確答案
傳輸延遲 tPHL 定義：輸入變化 50% 到輸出由高降至 50% 的時間；但常見誤解為下降時間（fall time）10%-90%。
為什麼答案是 C
公告答案為 C。90% 降至 10% 實際上是「下降時間 (fall time, tf)」的定義，非嚴格意義的傳輸延遲，但本題將其視為輸出高至低轉換的時間。
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完整詳解
Pro · 無限重點 傳輸延遲 tPHL 定義：輸入變化 50% 到輸出由高降至 50% 的時間；但常見誤解為下降時間（fall time）10%-90%。
記住兩個術語：傳輸延遲用 50%-50%；上升/下降時間用 10%-90%。本題答案 C 實為下降時間定義。
逐選項分析
A✕ 陷阱
此為傳輸延遲 tPHL 的標準定義（輸入跨越 50% 到輸出下降至 50%），但本題公告答案為 C，顯示出題者採「下降時間」定義。
B✕
70% 並非任何標準數位電路參數的定義點，屬干擾選項。
C✓ 正確
公告答案為 C。90% 降至 10% 實際上是「下降時間 (fall time, tf)」的定義，非嚴格意義的傳輸延遲，但本題將其視為輸出高至低轉換的時間。
D✕
80%-20% 為部分示波器量測的替代定義，但非數位邏輯標準定義。
數位邏輯時間參數對照
| 參數 | 符號 | 定義 | 量測點 |
|---|
| 傳輸延遲（高→低） | tPHL | 輸入 50% 到輸出降至 50% | 50%-50% |
| 傳輸延遲（低→高） | tPLH | 輸入 50% 到輸出升至 50% | 50%-50% |
| 下降時間 | tf | 輸出由 90% 降至 10% | 90%-10% |
| 上升時間 | tr | 輸出由 10% 升至 90% | 10%-90% |
數位電路最容易搞混的就是「傳輸延遲 tPHL」跟「下降時間 tf」,前者量測的是輸入50%到輸出50%的反應速度,後者則是輸出本身從90%掉到10%要多久。考選部偶爾會把這兩個定義對調出題,尤其愛用10%-90%這組數字混淆視聽。實務判斷關鍵:看測量起點是「輸入變化」還是「輸出自己變化」,有輸入參照點才是延遲,純輸出自己跑完才是rise/fall time。準備時兩種定義都要記熟,考場上以該次試題給的波形圖箭頭指向為準。 
