鐵路人員考試高員三級-電子工程電子學大意109 年第 6 題單選題考點：PMOS導通條件考點：CMOS反相器邏輯操作

如圖，CMOS 場效電晶體的輸入端 $v_{I}$ 接 $V_{D D}$ 時，其輸出端 $v_{o}$ 是處於下列何種狀態？

A上拉（pull-up）至 VDD

B下拉（pull-down）至地正確答案

CVDD/2

DQP 與 QN 皆關閉，輸出浮接

答案與詳解

正確答案

CMOS反相器輸入接VDD時，NMOS導通、PMOS截止，輸出被下拉至GND（邏輯0）。

A上拉（pull-up）至 VDDPMOS導通條件✕ 易錯陷阱

上拉至VDD是當vI=0（低電位）時的狀態：此時QP導通、QN截止，vo被拉至VDD。本題vI=VDD，情況相反，故不選A。

B下拉（pull-down）至地CMOS反相器邏輯操作✓ 正確

圖中為CMOS反相器：vI=VDD時，QN（NMOS，閘極接vI）的Vgs=VDD>Vth，QN導通；QP（PMOS，閘極接vI）的Vsg=0<|Vtp|，QP截止。vo透過QN被下拉（pull-down）至GND。

CVDD/2✕ 錯誤

DQP 與 QN 皆關閉，輸出浮接✕ 錯誤

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精選詳解

如圖，CMOS 場效電晶體的輸入端 vI​ 接 VDD​ 時，其輸出端 vo​ 是處於下列何種狀態？